Yapay Sinir Ağları-Tabanlı 3-B Yeni Jerk Kaotik Osilatörünün FPGA Üzerinde Tasarımı ve Gerçeklenmesi

Abstract

In this paper, the 3-D novel Jerk chaotic system has been coded in Very High Speed Integrated Circuits Hardware Description Language (VHDL) with 32-bit IEEE-754-1985 floating point number standard for real-time Artificial Neural Networks (ANNs). The designed 3-D novel Jerk chaotic system has been synthesized in the Xilinx ISE Design Tools 14.7 program and has been implemented on the Xilinx VIRTEX-6 FPGA chip. In the presented study, 3-D novel Jerk chaotic system has been modeled as numerical using fifth order Runge-Kutta-Butcher algorithm based on Matlab. 2000X3 data set obtained from the Matlab-based 3-D Novel Jerk chaotic system has been is divided into two parts. These are 1600X3 train data set for training of the ANN and 400X3 test data set for testing of the ANN. The multi-layer feed forward (MLFF) ANN has been modeled as Matlab-based and has been trained using train data set. The trained MLFF ANN structure has been tested using test data set. The weight and bias values that used in structure of MLFF ANN-based 3-D Novel Jerk Chaotic oscillator designed on Matlab has been taken as reference for FPGAbased 3-D Novel Jerk Chaotic oscillator unit design. The MLFF ANN-based 3-D Novel Jerk chaotic oscillator unit has been coded in VHDL language with 32-bit IEEE-754-1985 floating point number standard and has been synthesized for VIRTEX-6 family (XC6VLX240T device, FF1156 package, -1 speed) using Xilinx ISE Design Tools 14.7 program. The maximum operating frequency of the MLFF ANN-based 3-D Novel Jerk chaotic oscillator unit obtained from Place&Route processes and FPGA chip statistics have been presented. In future, ANN-based chaotic random number generator can be performed using the proposed MLFF ANN-based 3-D Novel Jerk chaotic oscillator unit on FPGA.

Bu çalışmada, gerçek zamanlı Yapay Sinir Ağları (YSA) uygulamaları için 3-B Yeni Jerk kaotik sistemi 32-bit IEEE-754-1985 kayan noktalı sayı standardı ile VHDL dilinde kodlanmıştır. Tasarlanan 3-B Yeni Jerk kaotik sistemi Xilinx ISE Design Tools 14.7 programında sentezlenmiş ve VIRTEX-6 FPGA çipi üzerinde gerçeklenmiştir. Sunulan çalışmada, 3-B Yeni Jerk kaotik sistemi beşinci dereceden Runge-Kutta-Butcher algoritması ile nümerik olarak Matlab üzerinde modellenmiştir. Nümerik modelden elde edilen 2000X3 veri seti, 1600X3 eğitim verisi ve 400X3 test verisi olmak üzere iki bölüme ayrılmıştır. Çok katmanlı ileri beslemeli (ÇKİB) YSA modeli Matlab-tabanlı olarak oluşturulmuş ve eğitim verisi kullanılarak eğitilmiştir. Eğitilen ağ yapısı test verileri kullanılarak test edilmiştir. Matlab üzerinde tasarlanan YSA-tabanlı 3-B Yeni Jerk kaotik osilatörünün yapısında kullanılan ağırlık ve bias değerleri, FPGA-tabanlı 3-B Yeni Jerk kaotik osilatör ünitesi tasarımı için referans olarak alınmıştır. ÇKİB YSA-tabanlı 3-B Yeni Jerk kaotik osilatör ünitesi 32-bit kayan noktalı sayı standardı ile VHDL dilinde kodlanmış ve Xilinx ISE program kullanılarak VIRTEX-6 ailesi (XC6VLX240T aracı, FF1156 paketi, -1 hız) için sentezlenmiştir. Place and Route işleminden elde edilen FPGA-tabanlı 3-B Yeni Jerk kaotik osilatör ünitesi maksimum çalışma frekansı ve FPGA çip istatistikleri sunulmuştur. İleride yapılacak çalışmalar ile sunulan FPGA üzerindeki çok katmanlı ileri beslemeli YSAtabanlı 3-B Yeni Jerk kaotik osilatör ünitesi kullanılarak YSA-tabanlı kaotik rasgele sayı üreteci gerçekleştirilebilir.